在软件侧，合见工软下一代全功能高性能仿真器UniVista Simulator Plus (UVS+) 、下一代全功能高效能数字验证调试平台UniVista Debugger Plus (UVD+) 全面适配香山平台，并与开芯院“万众一芯”UCAgent智能验证平台打通“仿真+智能验证”双通道；在硬件侧，香山·八达岭可扩展智算IP基于合见工软单系统先进原型验证平台PHINE DESIGN Advanced Solo Prototyping（PD-AS）完整跑通并现场展出。在开芯院RISC-V展台，这套智算IP的硬件demo实机演示，让与会嘉宾直观看到合作落地的成果。峰会期间，合见工软获颁“香山企业贡献者”奖项，合见工软验证产品市场总监曹梦侠代表公司领奖。

图/合见工软获颁“香山企业贡献者”奖项

适配香山

打通仿真与智能验证双通道

10月20日，合见工软高级主任应用工程师刘万江在峰会上发表题为《合见工软UVS+/UVD+全功能适配香山平台与UCAgent：打通仿真与智能验证双通道》的演讲，全景呈现合见工软与开芯院从工具适配到生态共建的完整路径，提出一套可复制、可推广的国产处理器验证方法论。

图/合见工软高级主任应用工程师刘万江

刘万江表示，香山走到昆明湖这一代，多核规模和系统复杂度已经不在早期项目那个量级上，“验证这件事，正从‘跑得动’变成‘跑得快、看得清’”。合见工软与香山生态共建的验证双通道，贯通香山研发全流程，通道一仿真打底座，通道二智能体提效率。

具体来说，第一条通道是已经落地的仿真调试适配。合见工软国产自研全功能高性能数字仿真器UVS+已与香山高性能开源RISC-V处理器开发项目实现全功能适配，全功能仿真、深度调试、覆盖率自动收集一应俱全，并储备SDF门级、UPF低功耗等场景能力，在全功能、无限制验证环境下精准匹配香山架构迭代需求。双方联合验证测试显示，UVS+针对香山昆明湖架构的单核仿真性能较国际主流竞品提升高达2倍，直击大规模多核SoC验证“仿真慢、效率低”的痛点。通过 UVD+ 与 UVS+ 的集成, 调试能力可覆盖 RTL/门级 DUT 及 UVM 验证平台等全功能场景。

适配的深度还体现在敏捷验证生态上。UVS+是国内首款原生支持开芯院Picker流程的EDA工具。Picker 是“万众一芯”/ UCAgent 敏捷验证体系的底层工具 ，也是连接仿真通道与智能验证通道的关键交汇点。Picker将RTL设计打包为动态库，用户可用C++、Python等高级语言驱动电路，在RTL源码零泄漏的前提下复用丰富的软件生态，而UVS+在这一“黑盒化”仿真场景下依然提供可视化调试与覆盖率收集。搭配 UVPlan 覆盖率管理工具，完成验证计划管理、覆盖率反标，把控验证流程状态，实现迭代收敛。双方同时以开源PR形式进入香山核心研发链路，覆盖验证框架、主仓、工具链三个层面，适配代码全部开源，社区可直接查阅、试用与回馈。刘万江表示，黑盒不能变成黑洞：“用户借高级语言把电路驱动起来，是为了方便，不是为了让芯片变成一个看不见的东西。”

第二条通道是正在协作推进的智能验证提效。合见工软将UVS+ Agent、UVD+ Agent对接开芯院“万众一芯”项目开源的基于大语言模型的自动化芯片验证智能体UCAgent。作为开源处理器走向工程化必不可少的工业级 EDA 支撑工具，UVS+ 仿真验证工具面向香山处理器完成了全流程适配与优化，可支持处理器 RTL 仿真、功能验证，以及面向 UCAgent 智能体开发场景的配套能力，进一步降低高性能开源处理器的工程验证门槛。UVD+ 作为全功能调试工具，具备源代码查看、波形分析、智能信号追踪等全流程调试能力，持续推进开源处理器从仿真到调试的闭环支撑。

合见工软智能体工具中，UVS+ Agent 覆盖智能编译、智能仿真、智能覆盖率收敛：可完成编译错误分析、工具诊断；提供人工交互与开放 API / MCP等多种模式对接外部智能体；针对覆盖率漏洞开展分类诊断，代码问题给出修改建议，对可覆盖率部分驱动激励自动生成，全程可视化避免算力空转，加速覆盖率收敛。UVD+ Agent 内嵌调试知识库，面向 TB与RTL 多场景开展自动根因分析，根据调试场景动态加载调试技能与设计环境，逐层追踪问题，调用波形工具输出根因报告，形成端到端的验证证据链，显著提升芯片调试效率。同时支持AI辅助操作UVD+ 技能，提升人机交互效率。

长久以来，开芯院与合见工软保持紧密的战略伙伴关系。双方依托合见工软UniVista Unified Verification Hardware System（UVHS）、UVHS-2全场景硬件验证系统，相继完成香山第二代南湖架构、第三代昆明湖架构16核RISC-V处理器的软硬件协同开发与全流程验证。

图/合见工软现场Demo：PD-AS原型验证平台

现场，开芯院技术团队在合见工软PD-AS原型验证平台上集成八达岭智算IP，演示版本提供2TFLOPS算力，搭配香山－南湖处理器完成CPU与智算IP的协同工作，打通硬件链路，实现端到端全功能AI加速方案的原型验证。

香山·八达岭可扩展智算IP基于RISC-V开放架构打造，采用多核可配置架构，内部集成AI控制核、向量核、矩阵核，构建“控制+向量+矩阵”三位一体的全功能AI加速方案。其单核FP8算力可达32TFLOPS，支持1-32核灵活互联配置，算力规模弹性伸缩，覆盖从IoT边缘终端、AI PC、算力卡到数据中心的全层级AI算力需求，一套IP即可适配多场景算力建设。

图/香山·八达岭可扩展智算IP硬件架构

合见工软 PD-AS原型验证平台为八达岭智算 IP 的原型验证提供了强大的硬件底座，多项平台特性高度匹配 RISC-V 智算 IP 开发调试需求：

• 超大器件容量：具备 1 亿门设计容量，可完整装载八达岭智算 IP，同时容纳配套接口、业务应用模块，资源裕度充足，覆盖多类智算应用场景资源需求。
• 丰富时钟资源：平台提供多达 20 路时钟资源，时钟域配置灵活，完美适配 RISC-V 智算 IP 复杂多时钟域设计，面向未来不同业务场景预留充足扩展空间。
• 自研编译器加持：依托合见工软自研的FPGA编译器UVFC的技术优势，有效收敛设计面积，提升整体运行性能，输出高质量编译结果，实现算力密度与运行效率双向优化。
• 完备调试能力：平台支持 Backdoor 后门功能、Signal probe 信号波形抓取等调试手段，可高效抓取片内信号及片外存储空间的数据，快速定位功能、时序问题，大幅缩短智算 IP 移植、适配与调测周期，显著提升研发迭代效率。

此次在合见工软PD-AS上完成香山·八达岭可扩展智算IP实机跑通与公开展出，是其在RISC-V AI智算领域的重要工程实践，验证了国产智算IP与国产原型验证平台结合的落地路径，为后续八达岭智算IP产品化迭代、大规模落地积累宝贵实测经验，进一步完善香山RISC-V全栈算力生态。

探索国产RISC-V工具链之路

在开芯院RISC-V展台，基于PD-AS平台的八达岭智算IP硬件demo全程实机运行：CPU与智算IP协同驱动的端到端AI加速链路清晰可见。此次软件侧的UVS+/UVD+香山适配与UCAgent共建，硬件侧的智算IP原型跑通，在同一展台同台呼应，勾勒出从“验得快”到“跑得通”的完整合作链条，吸引诸多观众驻足观摩。

本届峰会，合见工软携手开芯院展示的是合作的三个切面。刘万江的演讲指向软件通道怎么打通仿真与智能验证，展台上的硬件原型表达了怎么把智算IP跑成实物，而“香山企业贡献者”奖项的背后是双方合作在开源社区留下的痕迹。它们指向同一个问题：当RISC-V处理器走到多核、大规模SoC阶段，国产工具链怎么做。