UniVista LPDDR5 IP包括LPDDR5内存控制器、物理层接口（PHY）和验证平台，采用优化的设计架构，经过多种实际应用场景验证和评估，可帮助芯片设计人员实现高达8533 Mbps的数据传输速率，支持单个最高32 Gb容量的内存颗粒，并集成ECC功能，解决移动设备、IoT、汽车电子等应用领域对高性能、低功耗和小尺寸内存方案的场景需求问题，可广泛应用于移动设备、IoT和汽车电子SoC等多类芯片设计中，已实现在移动设备和IoT等领域的国内头部IC企业中的成功部署应用。
产品特性
- 接口与兼容性：支持LPDDR4（最高4266 Mbps）和LPDDR5（最高8533 Mbps）；兼容DFI 5.1/5.0接口，LPDDR4支持1:2 DFI ，LPDDR5支持1:2/1:4 DFI
- 内存配置：支持1/2Rank，x8/x16；32位数据宽度，2个独立通道（PHY）；16位数据宽度，1个通道
- 架构设计：软件可控的1:1:2/1:1:4频率比架构；可自定义的Row、Column、Bank、Bank Group和Rank地址映射；硬件可配置和软件可编程的QoS支持
- 初始化和训练：支持上电后DRAM初始化；全频率和全Rank训练；支持从工作频率启动
- 性能优化：5个时钟周期的超低命令延迟（典型场景）；支持乱序命令执行最大化SDRAM效率；可配置读写缓存（16-64个操作）
- 数据完整性与可靠性：端到端命令/地址/数据路径奇偶校验；Inline ECC（64/8 SECDEC汉明码）
- DFS功能：支持多达4个用户自定义目标频率；无需软件参与的DFS执行
- 电源管理：多种低功耗模式，SDRAM下电、门控时钟、控制器低功耗运行
- 测试和调试：DRAM BIST（地址检查、数据检查、性能评估模式）；支持JTAG/IJTAG以及边界扫描
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