作为IDAS 2026峰会的“旗舰”议程之一，合见工软承办的数字逻辑设计与验证分论坛于1日下午正式拉开帷幕，汇聚集成电路行业同仁、一线技术专家、高校学者，围绕数字EDA验证、可测性设计（DFT）、面向逻辑折叠和国产先进工艺设计工具等核心议题探讨AI时代所面临的机遇与挑战。

会上，合见工软CTO贺培鑫代表合见工软正式发布“下一代EDA创新矩阵”，构建从验证、DFT、系统到三维芯片设计的全域产品：

6年以来，合见工软保持年均发布变革性产品的迭代节奏，累计推出近50项创新成果，目前产品广泛部署于国内头部芯片企业，在核心细分市场保持领先优势，引领国产EDA产业从局部突围走向生态共赢。

智能体战略体系发布

构建可验收工程闭环

合见工软此次推出Agentic EDA智能体战略核心产品——国内首款专用于数字芯片验证全流程的EDA智能体套件UniVista Verification GOAT。该套件首次发布四大专家级数字验证Agent，覆盖软件仿真、验证调试、回归测试管理、硬件仿真与FPGA原型验证，国产EDA在智能验证领域迈出领先一步。

“自2022年以来，合见工软硬件验证产品线历经4年耕耘迭代，早已迈入大规模商业部署的门槛。伴随Agentic AI技术的兴起，新的技术演进方向加速到来。”合见工软研发副总裁吴秋阳在演讲中指出，UniVista Verification GOAT采用目标驱动的专业Agent架构，深度结合合见工软数字验证全流程EDA工具，以“自主可控EDA+专用Agent”协同，将工具专业能力、运行状态与工程上下文组织为可交付的智能体服务。

合见工软研发副总裁吴秋阳

现场，吴秋阳就UniVista Verification GOAT的基本操作界面做演示，详细展现了该套件从工程移植、编译收敛到调试分诊、性能优化的硬件验证全流程。

“AI与EDA的双向赋能正从概念走向工程落地，合见工软将持续以智能工具链帮助客户提升芯片设计与验证效率。”合见工软研发副总裁高波在随后的演讲中代表合见工软正式发布UDA3.0智能平台及UniVista Verification GOAT系列智能工具，UVS/GOAT、UVD/GOAT、VPS/GOAT分别聚焦仿真调试、故障根因定位与回归管理，形成从编译仿真到调试收敛的智能闭环。其中，UVD/GOAT在60个调试Benchmark中RCA定位准确率表现突出，支持人机协同复核证据链。

合见工软研发副总裁高波

高波介绍，合见工软数字验证全流程EDA工具已历经百万级客户项目用例打磨，获得国内头部客户认可。依托UVS、UVD、VPS、UVHS等成熟产品，新智能体体系将传统能力延伸至工程任务智能协同维度。

除验证产品智能体外，合见工软同步推出DFT智能平台——AI赋能的MBIST全流程平台UniVista Tespert AIMBIST。合见工软设计实现产品总监刘培彦表示，该平台真正实现了从设计规划到量产良率的端到端闭环：“在规划阶段，首创的物理感知AI分组引擎，通过解析DEF文件，一次性统筹时钟、功耗、物理位置、时序和KOZ等多重约束，做到‘一次分好组，后端不返工’，大幅缩短项目周期；在IP插入阶段，创新的External Comparator Sharing轻量化架构可将MBIST电路面积最高降低38%，并与多种既有模式兼容共存。”

合见工软设计实现产品总监刘培彦

“同时在诊断环节，合见工软还提供仿真诊断验证和ATE离线双模式，通过UDDB诊断数据库将失效分析变成离线流水线，每条失效直达物理坐标和根因。良率分析阶段，MRCA引擎采用规则+AI/ML双引擎，对于复杂的失效模型，AI模式识别较纯规则提升18%覆盖率，并自动为每个根因提名PFA候选。上述四大环节灵活解耦，可自由组合第三方工具，帮助客户以更低成本实现从设计到良率的完整闭环。为客户带来更高测试效率、更低芯片成本、更优量产良率。”

在Chiplet&先进封装分论坛，合见工软产品总监戴维特别介绍了此次合见工软同期推出的PCB板级智能体软件UniVista Archer AI+，该软件包含开箱即用的Archer Schematic AI+与EDMPro AI+，二者深度协同，覆盖从原理图设计到数据管理的全链路硬件研发流程。

“合见工软AI Native平台将AI深度融入EDA引擎，实现数据同源、本地部署、开放全量API与企业定制四大理念。原生AI加速原理图设计、检查与检索，缩短研发周期，降低学习门槛，保障数据一致与安全。”戴维表示，平台采用原生AI+EDA架构，直连大模型，支持自然语言驱动原理图设计、AI元件检索、智能审查等功能。他介绍，该方案将原生AI嵌入工具而非外挂助手，旨在通过效率提升与交互精准，助力企业缩短研发周期、保障数据安全。平台基于自主知识产权底座，适配国产操作系统，国产硬件环境，全面赋能中国电子产业发展。

合见工软产品总监戴维

重构三维芯片

打造国内首款原生3DIC工具

在另一重要维度，合见工软此次推出了国内首款聚焦逻辑折叠的单元级三维设计工具，贺培鑫指出：“UniVista 3DIC Designer专为国产先进工艺节点量身打造，全面适配逻辑折叠与韬定律技术路线。”作为国内首款三维芯片物理设计工具，其基于底层自研真三维布局算法，为性能和密度提升开辟全新空间，填补国内商用级3DIC物理设计工具空白。

该平台聚焦电路逻辑空间折叠，彻底打破2D芯片在性能、功耗、面积上的物理桎梏，支持2-die/3-die逻辑折叠、多裸片异构堆叠等前沿架构。平台融合自动化智能分区、跨Die多目标优化驱动、物理场感知放置及CPU/GPU异构并行加速，助力设计团队在超短周期内达成时序、功耗、面积、热分布的全局平衡，实现从RTL/网表输入到相应最优3DIC架构的无缝闭环交付，显著缩短先进封装与三维芯片的上市周期。

UniVista 3DIC Designer底层专为逻辑折叠、混合键合（Hybrid Bonding）场景重构，从容应对十亿门级大算力芯片三维设计的多重挑战。“UniVista 3DIC Designer突破传统粗粒度芯粒堆叠局限，实现单元级跨裸片全局协同优化，有望支撑国产大算力芯片在PPA、设计规模和热稳定性上实现突破，摆脱传统制程依赖，在更高维度完成EDA范式跃迁。”贺培鑫说道。

合见工软产品总监韩盛

合见工软此次发布的国产先进工艺节点收敛工具——UniVista NodeClosure，该产品补齐国产数字EDA后端 ECO（工程指令变更）核心能力，面向先进工艺设计提供一站式敏捷设计收敛平台。产品围绕人工智能、HPC 等高性能芯片的严苛需求，采用物理感知增量优化架构，打破传统工具瓶颈、大幅减少迭代次数，既能帮助设计团队在紧凑周期内完成高质量设计收敛，还可深度赋能国产晶圆厂，高效落地各类定制化设计规则，显著提升芯片量产良率。

在AI、RISC-V、HPC等大规模复杂芯片推动下，芯片设计面临门级规模庞大、需求迭代快、Chiplet 异构应用、流片成本高昂等挑战：上亿门设计重跑布局布线耗时久；算法、算子、指令集频繁迭代，后期暴露的各类问题难以回退RTL重做；多芯粒互联带来的时序、信号完整性问题需要分层ECO处理；先进工艺全掩膜重流片成本高达千万元级别，周期长达数月。ECO早已不只是后端补漏工具，更是复杂大芯片实现成功流片、管控成本、保障上市节奏的关键手段。

近年来，我国先进芯片制造工艺实现了跨越式成长，演进出独有的工艺规则与专属约束。在此背景下，海外传统P&R工具在面对国产新型先进工艺时，逐渐暴露出规则覆盖不全、生态更新滞后等痛点。