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2025年11月1日至11月3日，第六届中国计算机学会集成电路设计与自动化学术会议（CCF DAC 2025）在浙江省宁波市成功举办。中国数字EDA/IP龙头企业上海合见工业软件集团有限公司（简称“合见工软”）首席技术官贺培鑫博士受邀出席本次会议，并发表题为《RISC-V处理器自动化验证：从多核系统到AI应用》的重磅演讲，围绕RISC-V验证方面的主要挑战，合见工软在该领域的探索与突破等内容进行了介绍和分享。

合见工软产品线已覆盖数字芯片EDA工具、系统级工具及高端IP，是国内唯一一家可以完整覆盖数字芯片验证全流程，DFT可测性设计全流程，并同时提供先进工艺高速互联IP的国产EDA公司。目前，合见工软已与开芯院、达摩院、赛昉科技等多家RISC-V头部企业展开合作，从软硬件协同、虚拟原型和Chiplet先进封装等多个方面提供EDA工具，支持RISC-V设计与验证。通过全国产化工具链和生态联盟，助力中国半导体企业突破外部限制。

RISC-V自动化验证的四大挑战

近年来，RISC-V凭借其开源、可配置、可扩展的特性，从边缘到高性能计算（HPC）领域快速渗透，已成为全球芯片产业创新的核心赛道。但与此同时，RISC-V的灵活性也给验证工作带来了前所未有的挑战——如何覆盖多样化的设计场景、满足复杂的指令集扩展、多核一致性与AI应用等需求，成为行业共同面临的难题。

贺培鑫博士指出，目前RISC-V自动化验证存在四方面的挑战：

一是定制化指令集扩展。RISC-V不仅有基础指令集，还允许设计者添加各种扩展的指令集，包括压缩指令、浮点/双精度、位操作、向量、平台特定指令等，这需要RISC-V验证具备支持多样化复杂指令集的能力。
二是多核系统的一致性。随着核心数量的增加，需要解决多个CPU核并行访问共享资源（内存 / 缓存）时的数据同步和一致性的难题，对于验证工作而言，需要确保其在任何并发场景下数据的正确性。
三是向量（Vector）/AI 复杂度。RISC-V的向量扩展(RVV)非常灵活，也极其复杂。包括RVV宽度参数（VLEN/SEW/LMUL），update range（masking/tail）、数学运算模式等，这使得需要验证的场景数量和交互逻辑变得复杂，验证的工作量、难度和周期也被放大。
四是系统级验证的全面性。RISC-V处理器不是孤立存在的，它需要与编译器、OS、调试工具、LLM应用及各类外设协同工作。验证工作不仅要确保 “功能正确”，还要验证性能、峰值功耗、软件兼容性，这要求验证体系具备全面的覆盖能力。

破局之道：全栈式自动化验证方法学

为解决上述RISC-V验证方面的挑战，合见工软近年来通过自研创新以及同合作伙伴的联合攻关，打造出“Simulation-Emulation-Hybrid”全栈式自动化验证体系，推出一系列产品和平台化的解方案，助力RISC-V处理器验证质量和效率的提升。

在软件仿真方面，合见工软提供下一代全功能高性能数字仿真器UniVista Simulator Plus (UVS+)和下一代全功能高效能数字验证调试平台 UniVista Debugger Plus (UVD+)等核心产品，具有高性能高容量、全功能覆盖、高可靠性、灵活易调试等特征。

其中，数字仿真器UVS+打造全国产一站式验证流程，全自研架构，并支持国产服务器生态，可比肩国际领先厂商的仿真、编译及波形处理的先进性能，大幅加速验证流程；全面覆盖支持现代芯片验证所需的数字仿真功能和各项特殊应用场景需求。可支持现代芯片验证所需的全套功能和特性，以及本土差异化功能，经过百万级客户实战项目用例打磨迭代优化，平台100%全自研架构，技术完全自主可控。

基于合见工软全自研高性能架构和数据库格式，UVS+在大量真实项目严苛的实测考验中，UVS+的稳定性与性能优势得以充分彰显，能够全方位、深层次地覆盖从模块级到系统级的芯片高效验证需求，为芯片设计企业提供坚实可靠的技术支撑。

UVD+调试平台采用全自研架构，GUI界面简洁流畅。也采用了创新的架构和关键技术，可以轻松容纳和处理海量数据，同时波形的处理也非常出色，对于多核的大型CPU调试也是非常高效。一些比较有特色的调试功能，比如支持双设计对比调试、事务级协议分析、自动化的X态溯源最终定位等，能将多核系统中的“隐性Bug”快速定位，大幅提升调试效率。

在硬件仿真层面，合见工软23年推出的全场景验证硬件系统 UniVista Unified Verification Hardware System（UVHS）在整个RISC-V生态社区得到了广泛的应用，像达摩院、开芯院、赛昉科技都在实际的项目里作为主要验证平台部署。而我们今年发布下一代全场景验证硬件系统 UniVista Unified Verification Hardware System Gen2（UVHS-2）和24年发布的全场景超大容量硬件仿真加速验证平台 UniVista Hyperscale Emulator（UVHP）等核心产品都也在整个RISC-V产业链中开始布局，大家明年会看到更多的成果出来。

其中，UVHS适用于大规模ASIC/SOC 软硬件验证的各种应用场景，目前已经在客户处实际商用部署的最大系统达到160颗VU19P级联，超过60亿逻辑门，得益于核心技术全局时序驱动的自动分割引擎，在超大型系统场景下仍能保持接近12MHz的高运行性能。支持 “Prototyping+Emulation 双模切换”，既能做原型验证，也能做硬件仿真，适合实验室与本地机房部署，核心目标是“高性能”，满足操作系统启动与软硬件协同验证的需求。而UVHS-2则在UVHS基础上容量增加1倍，性能提升1.5~2X,后续大家会看到更惊艳的效果。

UVHP基于合见工软自主研发的新一代专有硬件仿真架构，独创的高效能RTL综合工具UVSyn、智能化全自动编译器，以及丰富的高低速接口和存储模型方案，为超大规模ASIC/SOC的仿真验证提供强大支持。UVHP主打超大容量设计，适合数据中心部署，能支持256核CPU、AI多卡组网等大规模场景。

为了进一步缩短验证周期，合见工软还开发了“混合验证”模式——将虚拟模型（Virtual Models）与硬件仿真结合，通过UniVista V-Builder/vSpace工具套件，实现从芯片到板级全覆盖的电子系统虚拟原型解决方案，进一步推动芯片开发流程左移，服务于设计公司自主创新需求，加速产品面世。

演讲中，贺培鑫博士还提及了合见工软同开芯院、达摩院玄铁等RISC-V开源项目的合作情况，依托合见工软自主研发的验证系统，提升处理器的开发验证效率，为后续产品迭代创新提速奠定重要基础。

2024年8月和2025年4月，合见工软相继宣布同开芯院就“香山”高性能开源RISC-V处理器项目深化战略合作，在“香山”第二代“南湖”及第三代”昆明湖”处理器开发和软件生态系统优化中，成功应用了合见工软的全场景验证硬件系统UVHS，显著提升了开发效率。

2025年，合见工软同达摩院玄铁达成深度合作，围绕玄铁旗下首款AI专用处理器C908X，双方联合开发应用方案，共同攻克RISC-V芯片AI应用场景验证挑战。通过成功应用合见工软全场景验证硬件系统UVHS，大幅缩短了芯片验证时间，显著提升了玄铁处理器在AI以及其他应用中的验证效率。

展望未来：推动RISC-V验证方法学标准化

演讲最后，贺培鑫博士围绕推动RISC-V验证方法学标准化方面的工作进行了三点展望。

一是方法学沉淀。合见工软将持续构建基于香山CPU的多核CPU以及玄铁AI加速器的验证方法学，将这些项目的宝贵经验，沉淀为可复制、可扩展的成功范例参考流程，服务更多多核CPU和AI加速器设计的标准流程，造福业界和开源社区。

二是工具链进化，包括：

探索更高效的软件仿真器UVS+、调试平台UVD+、Emulator（硬件仿真器）与Prototyping（原型验证）的全栈融合验证模式，推动软硬件协同验证再加速；
通过构建RVWMO缓存一致性协议验证方法学，构建RVV vector与AI加速验证方法学，探索跨核事件追踪框架，实现微架构级问题溯源等，推动多核验证方法学演进；
基于合见工软即将推出的CHI XTOR方案探索RISC-V NOC的相关应用，诸如事务级硬件仿真加速以及System Performance分析工具等；
开发基于Emulator的CPU Tracer类的调试工具；
增加功耗-性能联合分析能力，为SoC设计提供更全面的评估维度。

三是生态建设。在开放接口标准方面，推动验证工具接口标准化，促进产业链各方高效协作，生态共建，加速 RISC-V产业的健康发展；在系统级方案建设方面，为CPU设计和集成厂商，提供从工具、方法学到技术支持的系统级配套解决方案；在降低行业门槛方面，通过更强大的EDA工具打造和服务能力的提升，显著降低高性能CPU的验证门槛，吸引更多伙伴加入RISC-V生态。

关于合见工软

上海合见工业软件集团有限公司（简称“合见工软”）作为自主创新的高性能工业软件及解决方案提供商，以EDA（电子设计自动化，Electronic Design Automation）领域为首先突破方向，致力于帮助半导体芯片企业解决在创新与发展过程中所面临的严峻挑战和关键问题，并成为他们值得信赖的合作伙伴。

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