合见工软是国产数字EDA/IP龙头企业，目前已经在国产EDA领域率先推出了针对数字芯片验证的EDA全流程平台工具，同时在数字实现EDA工具、设计IP、系统和先进封装级领域多维发展，推出了多款自主自研的EDA与IP产品。目前合见的EDA及IP产品，已经在国内多家头部企业成功商用，助力中国数字大芯片设计的快速发展。

▲合见工软CTO贺培鑫博士

来到AI时代，计算需求的增长速率已超过摩尔定律。从2010年到2024年，AI训练计算需求增长了1亿倍，训练算力约每6个月提升一倍。 

当前，以LLM（Large Language Model）大语言模型为代表的生成式AI正在实现对于各个领域的深刻赋能。EDA行业也在思考如何借助先进的大模型工具实现芯片设计和验证流程的革新。贺培鑫博士介绍，目前约90%的软件编程工作使用了大模型赋能，如Github Copilot、Gemini Code Assist、Devin等代码辅助工具已经能够很好地支持软件代码的生成。根据EvalPlus数据，软件代码生成的准确率已经达到96%左右。

但与软件编程语言相比，RTL设计代码在公开领域是稀缺的（相比之下数量有百倍差距），如果缺乏足够的数据，则无法开展有效的训练，意味着产生更多AI幻觉，代码出现更多错误。并且芯片设计代码的错误代价，远比软件错误高昂。那么这是否意味着RTL的设计和验证无法借用LLM来提高生产力？贺培鑫博士指出，通过合见工软的研究和创新，结论是可行的。具体做法是将LLM大模型同EDA工具进行有效结合。

想探索通过LLM进行RTL代码设计，首先需要一套Benchmark来评估生成RTL的准确性。合见工软通过公开领域数据及原创数据，共搜集了507题Benchmark，并适配不同的LLM，通过这507题打分。目前最高分是适配了DeepSeek R1的模型。

在创新探索过程中，合见工软先通过LLM生成RTL代码，再通过合见工软快速综合引擎RTL_eval对此进行检验，将错误信息反馈给大模型，重新调整代码输出，准确性大大增加，最终正确率分数增加到93%。这样与软件代码生成的准确率已差距不远。

此外，针对IC设计中的QoR（Quality of Result），借助大模型与EDA工具结合，可以生成性能、面积和功耗的针对性优化代码，以供设计者自行选择最适合的方案。

基于上述探索和创新，今年2月，合见工软推出创新的数字设计AI智能平台——UniVista Design Assistant (UDA)，是国内首款自主研发、专为Verilog设计打造的AI智能平台，融合DeepSeek R1等先进大模型与合见工软自研的EDA引擎，提供全面的AI辅助功能，包括NL-to-RTL代码生成，在线QoR评估与调优及功能验证调试。

UDA还内置了仿真和调试工具，智能生成TestBench，提升测试效率并提供全面的功能验证服务。用户可在统一的开发环境中，使用合见工软自研的UniVista Simulator (UVS) RTL仿真引擎和UniVista Debugger (UVD) RTL调试引擎完成一站式验证。由此可助力解决验证EDA工具价格高昂的问题。

此外，芯片设计通常从既包含文字描述又包含图示的技术说明参数开始，这些图示包括：模块框图、有限状态机图和时序波形图，通过借助视觉大模型与EDA工具结合，能够实现将图解析成文本的功能。

更进一步，还可实现利用现有RTL代码资源库进行代码生成，现有RTL资源包括：IP核、类DesignWare库、现有RTL代码、验证IP（VIP）以及现有UVM对象，集成检索增强生成（Retrieval Augmented Generation, RAG）引擎进行资源调用，从而支持自上而下的架构设计与自下而上的RTL设计方法学。

本次大会上，作为自主创新的高性能工业软件及解决方案提供商，合见工软同时携数字芯片验证全流程EDA及IP产品亮相，通过硬件实物展示了全场景数字验证硬件、虚拟原型验证平台、功能仿真、验证管理及系统级原型验证、IP验证，及可测性设计DFT全流程平台、大规模PCB板级设计平台、系统级和先进封装设计研发管理，及高速接口IP等二十余款EDA产品及解决方案。